本书通过100个实例，详细介绍硬件描述语言VHDL的各种语法现象及其在专用集成电路(ASIC)设计描述中的使用方法。书后附有光盘，其中包括作者自行研制的Talent高层次自动设计系统的多媒体演示软件和VHDL模拟器及100例的描述与模拟测试向量文件，读者可直接运行这些模拟程序，以更深入地掌握VHDL语言及其使用方法。本书的突出特点是实用性强，理论联系实际，是ASIC设计者难得的一本VHDL语言设计参考书。

I. ASIC设计面临严峻的挑战 人类即将迈进21世纪，半导体器件制造技术高度微细化在迅猛发展。原计划1998年实现0.25微米技术的生产，已于1997年提前实现；而预计2001年能实现的0.18微米技术的生产，有迹象表明今年(1999年)即可实现。这使得芯片的设计产生重大变化，设计制造集成度在1000万门以上的ASIC芯片成为可能。人们渴望已久的、在单块芯片上实现一个系统的全部功能，即系统级芯片（System Level IC，简称SLIC;或System-on-Chip，简称SoC）的设计与制造正在或已经成为现实。 迈进21世纪，网络与通信技术、多媒体技术以及新型体系结构的计算机设计，随时都在向SoC的设计与制造提出新的严峻挑战。系统级芯片设计是电子信息整机和集成电路产品设计相结合的最完美体现。开展系统级芯片设计工作有利于摆脱电子信息产品设计与集成电路电路芯片设计相脱节的局面，不但能取得重大经济效益，而且能够加快我们民族电子产品，特别是整机产品的发展步伐。 迈进21世纪，制造技术与产品设计的需求都向集成电路设计业提出更严峻的挑战。要求设计行业能更快更好地设计出性能更优良、功能更完美、更复杂的ASIC产品。这迫使我们必须研究新的设计策略、设计方法和设计工具。在策略上最重要的是设计重用（reuse）。集成电路产品的集成度，目前仍然保持每18个月增长一倍的发展速度（摩尔定律），而产品的生命周期却日趋缩短，因此迫切要求提高ASIC芯片的设计速度。其中最重要的是尽可能重复运用已有的设计成果，采用具有知识产权的功能单元块（称IP）。因此，必须重视IP的开发和重用。在设计方法方面是要研究在更高的层次上运用设计自动化（EDA）工具进行设计的方法。目前我国ASIC设计业的基本状况是芯片设计开发工作严重滞后于电子产品发展的需求，滞后于芯片生产线的吞吐能力。并且设计和投产的ASIC产品门类单一，品种太少，性能较低。要改变这种状况，急需提高设计能力。除了加强技术人才培养和设计队伍建设外，最有效的方法之一是要大力发展高层次VHDL/Verilog自动设计技术。 II．硬件描述语言VHDL的出现与发展状况 硬件描述语言（HDL，Hardware Description Language）至今约有40年的历史，现已成功地应用于ASIC自动设计的模拟验证和综合优化等方面。其最大特点是借鉴高级程序设计语言的功能特性对电路的行为与结构进行高度抽象化、规范化的形式描述，并对设计进行不同层次、不同领域的模拟验证与综合优化等处理，使设计过程达到高度自动化。至80年代末，硬件描述语言的发展趋势进入多领域、多层次并且迫切要求标准化和集成化。最终，只有VHDL和Verilog适应了这种发展趋势，先后成为IEEE制定的硬件描述语言的工业标准。 VHDL语言的全称是"超高速集成电路硬件描述语言"（VHSIC Hardware Description Language）。VHDL的结构和方法受到ADA语言的影响，并吸收了其他硬件描述语言的某些优点。1986年3月，IEEE开始致力于VHDL的标准化工作，为此，成立了审查和完善VHDL的标准化小组。美国空军全力支持这项工作，并与Intermetrics签订发展VHDL（IEEE-1076）的支撑软件合同。1987年12月IEEE推出IEEE Std1076-1987。 VHDL语言成为IEEE的标准后，很快在世界各地得到广泛应用，逐渐成为数字系统/ASIC设计中的主要硬件描述语言。1995年中国国家技术监督局组织编撰并出版《CAD通用技术规范》，推荐VHDL语言作为我国电子设计自动化硬件描述语言的国家标准。 为了增强VHDL语言的描述能力，方便设计应用，IEEE在广泛征求各方面意见的基础上，对IEEE Std 1076-1987标准进行了修改和扩充。修订版于1993年4月成为美国国家标准局（ANSI）标准，并于同年9月被IEEE认可为标准，即IEEE Std 1076-1993。新版本提供了共享变量（shared Variable）、组（group）、层次化路径名（hierarchical path Name）、异族模块（foreign Model）、签名（signature）等描述机制，增加了一些逻辑和移位操作，修订了87版中语法的不一致性。 此外，IEEE为了促进VHDL的应用还成立了专门机构 VASG（VHDL Analysis and Standards Group），下设多个专题组进行有关VHDL子标准的建立工作，如VHDL综合包标准工作组（1076.3），ASIC建模标准工作组（1076.4）、综合互操作性工作组（1076.6）等，并已经制订了一系列VHDL的子标准，如VHDL模型的标准多值逻辑系统IEEE 1164（Std-Logic包），VITAL（VHDL Initiative Towards ASIC Libraries）等。这些标准的建立使得不同EDA工具间可以通过VHDL进行各种设计信息的数据交换，无疑将推动VHDL的更广泛的应用。 Ⅲ. VHDL语言的特点 VHDL是一种独立于实现技术的语言，它不受某一特定工艺的束缚,允许设计者在其使用范围内选择工艺和方法。为了适应未来的数字硬件技术，VHDL还提供了将新技术引入现有设计的潜力。VHDL语言的最大特点是描述能力极强，覆盖了逻辑设计的诸多领域和层次，并支持众多的硬件模型。具体而言，VHDL较其他的硬件描述语言有如下优越之处： 1. 支持从系统级到门级电路的描述，同时也支持多层次的混合描述；描述形式可以是结构描述，也可以是行为描述，或者二者兼而有之。 2. 既支持自底向上（bottom-up）的设计，也支持自顶向下（top-down）的设计；既支持模块化设计，也支持层次化设计；支持大规模设计的分解和设计重用。 3. 既支持同步电路，也支持异步电路；既支持同步方式，也支持异步方式。 4. 支持传输延迟，也支持惯性延迟，可以更准确地建立复杂的电路硬件模型。 5. 数据类型丰富，既支持预定义的数据类型，又支持自定义的数据类型；VHDL是强类型语言，设计电路安全性好。 6. 支持过程与函数的概念，有助于设计者组织描述，对行为功能进一步分类。 7. 提供了将独立的工艺集中于一个设计包的方法，便于作为标准的设计文档保存，也便于设计资源的重用。 8. VHDL语言的类属提供了向设计实体传送环境信息的能力。 9. VHDL语言的断言语句可用来描述设计本身的约束信息，支持设计直接在描述中书写错误条件和特殊约束，不仅便于模拟调试，而且为综合化简提供了重要信息。 Ⅳ. VHDL语言高级综合 由于VHDL是标准的硬件描述语言，因此国际上越来越多的高级综合系统都以VHDL作为设计输入。但是VHDL语言的本质是基于模拟而非综合的，其丰富的语法成份和描述机制无法且没有必要都进行综合。要实现VHDL综合系统，首先需确立VHDL的可综合子集。国际上对VHDL可综合子集的确立进行了许多研究，取得了一些有意义的结果，但并没有形成统一的标准。为了满足开发综合系统的需要，IEEE正积极着手VHDL可综合子集的标准化工作，并推出了征求意见的草案，目前国内可查到的最新版本是IEEE 1076.6/D2.0。 Ⅴ. VHDL语言混级模合拟 1. 硬件结构特性的体现--元件、信号与进程 VHDL具有许多与数字硬件结构直接相关的概念，其中最主要的是元件，它是数字硬件结构"未知方框"的抽象。VHDL中，元件由实体与结构体两个概念共同描述，其中实体描述元件与外部环境的接口，其功能及结构是完全隐蔽的。实体的功能定义在称为结构体的单元中，而结构体规定设计实体输入/输出之间的关系。一个实体可存在多个对应的结构体，即可分别以行为、结构、数据流及各种方式混合的描述手段实现。元件的存在使VHDL脱离普通程序语言的范畴，成为描述数字电路的专用硬件设计语言。 VHDL中的信号概念是数字电路中连线的抽象，它是各元件、各进程之间通信的数据通路。VHDL中的信号的状态可影响与信号相关的进程的运行，体现数字系统各单元的输入及输出的关系。 VHDL中的进程完成电路行为的描述，由一系列顺序语句组成，是VHDL设计中进行功能描述的基本单元。由于进程的执行是并发的，因此在VHDL中引入delta延迟概念，用于表示时间上无穷小的模拟步，是VHDL中模拟进程同步机制的关键。一个模拟时刻包括若干delta延迟，所有进程均可能在特定条件下，在同一时刻的任一delta延迟点上激活。设计者的设计意图有时希望忽略在delta延迟点上的变化，着重于计算一个模拟时刻结束时的稳定状态，因此VHDL'93引进延迟进程的概念。此类进程只在某一时刻的最后一个delta延迟时激活，这样可降低处理频度，尤其是当用于时序检查方面时。例如对于信号赋值语句 S1 暂无课件 暂无样章 暂无网络资源 扫描二维码 下载APP了解更多

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